XilinxのSmartConnectテクノロジ

http://japan.xilinx.com/products/technology/smart-connect.html

FPGAを触らないソフト屋になって久しいけど、知らぬ間に結構進化していたことをXilinxからのメールで知った。

単に従来のAXI Interconnectより優れたRTLを生成するくらいでは驚かないけど、このSmartConnect限定とはいえ、準同期回路が実用化されていたのには驚いた。学生だった10年以上前に、他の人の研究発表で聞いて以来の再会だ。

手元に現物がないから分からないけど、このSmartConnectとやらは合成制約というか、ヒントのようなものを付加したRTLを吐き出すのだろうか。純然たる同期回路のRTLを食わせて、ノーヒントでがっつり最適化できるなら、別にAXIのInterconnectに限定する必要もないだろうし。定型のIPに適用することで、まともにやったら合成の計算量が爆発的に増えそうなところをバッサリ枝刈りして、現実的なところに落とし込んでるとか、そんな感じだろうか。

シングルスレッド性能の向上というタダ飯を食ってきたソフト屋がマルチコアに対応したように、今度は微細化というタダ飯を食ってきた人たちが、同期回路の世界から1歩踏み出さないとならないのかもしれない。